::: 삼성전자 소프트웨어멤버십 블로그 :::

 이번 프로젝트는 오실로스코프 뿐만아니라 Spectrum Analyzer 와 Logic Analyzer 또한 추가 시킨 새로운 휴대용 오실로스코프를 만들어 내는 것이다. 오실로스코프는 시간에 따른 신호의 변화량으로 많은 사람들에게 익숙한 장비이다. 하지만 Spectrum Analyzer 와 Logic Analyzer 는 전문분야를 공부하는 사람에게는 익숙하지만 이쪽과 관련이 없는 사람에게는 생소한 장비일 것이다. 이번 글에서는 Spectrum Analyzer 와 Logic Analyzer 가 어떤 장비이며, 어떤 상황에 필요한지 살펴보겠다.

1. Spectrum Analyzer
 변조파를 수신하여 측파대를 분해, 그 주파수 스펙트럼 성분의 분포를 표시하는 브라운관(CRT)과 특수한 슈퍼헤테로다인 수신기를 조합한 측정기. 국부 발진기는 스위프(sweep) 발진기로 되어 있으며 입력 신호의 주파수 스펙트럼이 스위프 발진기의 주파수 변화에 대응하여 차례대로 수신되며, 그 출력이 CRT의 종축에 스위프 발진기를 스위프하고 있는 스위프 반복 신호가 수평축에 가해져 있다. AM, FM 등의 피변조 신호의 에너지 분포, 잡음의 주파수 분석, 신호의 고저조파 성분, 혼변조곱이나 전송 선로의 특성 등을 측정하는 데 사용된다. 말이 어렵지만 쉽게 말한다면 주파수별로 신호를 표시한 것이다. 아래의 그림을 본다면 어떻게 Spectrum Analyzer의 출력이 이루어 지는지 알 수 있다.

 Spectrum Analyzer는 주파수별에 따른 파형의 크기를 보여 주게 되는데, 예를 들어 1khz사인파를 넣고 보면 Oscilloscope에서는 시간에 따라 오르락내리락하는 사인파를 보여주지만 Spectrum Analyzer에서 1khz(x축은 주파수축임)에 해당하는 부분에서 하나의 선이 삐쭉 나와 있게 된다. 이와 같은 Spectrum Analyzer는 특히 RF파형에서 고조파성분을 분석할때 매우 유용하다. 사실 기본계측기라기에는 워낙고가장비라서 조그만 회사에서는 별로 구경할수 없고, 최신의 Spectrum Analyzer라면 수천만원 이상 된다.

[ 전압레벨(Volt), 주파수(Frequency), 시간(Time) 에 따른 측정 장비 차이 ]

2. Logic Analyzer
 Logic Analyzer이란 내부 Digital comparator가 입력되는 신호의 레벨을 분석하여 이를 1 과 0 으로 보여주는 장치이다. 물론 Osilloscope처럼 파형을 가지고 있고 움직있는 신호를 보여 줄 수 없지만 이보다 편리하고 막강한 기능을 가지고 있기도 하다.

[ Logic Analyzer 의 신호 출력 형태 ]

 사실 Logic Analyzer 는 그냥 단순히 디지털신호값을 보는 장비로 이해하기 쉬우나 이는 표면적일 뿐, 이 장비가 가지는 기능은 이를 훨씬 뛰어 넘는다. 심지어 Oscilloscope와 연계해 디지털 신호의 품질까지 확인할 수 있다. 하지만 이번 프로젝트에선느 디지털 신호의 품질을 확인하는 단계까지는 진행되지 않을 것이다. 가장 큰 장점으로는 디지털신호 값을 여러 채널로 빠르게 받아낼 수 있는 것이다. 예로 Serial 통신에서 데이터가 중간에 깨지는지 확인하고 싶은데 Osilloscope에서는 time step을 줄이면 파형은 정확히 보이는데 아주 조금의 시간밖에 보이지 않게 된다. 하지만 time step을 늘리면 파형이 잘 보이지 않게 된다. 이때 Logic Analyzer 를 쓰면 값은 디지털 값("1"or"0")이지만 좁은 time step으로 많은 데이터를 볼 수 있게 된다. Oscilloscope는 real time으로 화면에 보이는 값만 볼 수 있다면 Logic Analyzer 는 일정량의 데이타를 capture 한 후 사용자가 원하는 데이타를 보여주는 형태를 띠고 있다. 또한 Oscilloscope는 일반적으로 2개의 포트를 가지고 있지만 Logic Analyzer 는 일반적으로 32개의 포트를 가지고 있어서 32개의 디지털 line의 데이타를 한꺼번에 볼수 있기 때문에 다른 신호들과의 연관성이나 Timing check시 사용하게 된다. 일반적인 Logic Analyzer 는 32개의 포트이지만 이번 프로젝트에서는 8개의 채널을 계획중이다.

RSA 알고리즘은 인수분해 문제를 응용한 알고리즘이다. RSA 알고리즘에서 활용하는 이론적인 정리부터 살펴보기로 한다.

1. 기본 정리

1600년대 프랑스의 수학자인 페르마(Pierre de Fermat)는, p가 소수이고 p와 서로소인 양의 정수인 m에 대하여 다음 정리를 발견하였다.

스위스에서 출생한 1700년대의 수학자 오일러(Leonhard Euler)도 위 페르마의 정리와 유사한 정리를 발견한다. p와 q가 소수이고, m < n 인 m과 n은 서로소이며, n=p×q이면, 다음 오일러의 정리가 만족된다.

2. 기본 정리의 응용

(식2)의 양변에 m을 곱하면, 아래의 식이 구해진다.

위 (식3)의 모듈러 연산식을 음미하면, m에 대하여 {(p-1)×(q-1)+1}회 지수승하면 원래 값 m으로 되돌아오는 것으로 해석할 수 있다.

여기서, φ = (p-1)×(q-1)로 두고, φ+1을 다음과 같이 두수 e와 d의 곱으로 나타내기도 한다. 그러면 (식3)은 다음의 (식4)와 같다.

φ(파이)기호는 오일러 φ 함수 (Euler's phi function)를 뜻한다. 1부터 n까지의 양의 정수 중에 n과 서로소인 것의 개수를 나타내는 함수이다. 양의 정수 n에 대하여 정의되며 함수로 φ(n)으로 표기한다.

(식4)로부터 가상의 값 c를 통해, 다음의 두 식을 표현해 낼 수 있다.

(식5)의 c값인 좌변항을 (식6)에 대입하고, (식4)의 e×d를 (p-1)×(q-1)+1로 치환하면, 원래의 (식3)이 구해진다.

그리고 (식2)와 (식3)으로부터, 다음의 관계식을 얻을 수 있다.

이제 (식7)을 고려하여 (식4)의 두 수 e와 d의 곱 e×d가 가질 수 있는 값을 일반화하면, e×d는 다음의 값을 가질 수 있다.

- φ+1을 확장한 iφ+1 또는

- x mod φ=1을 만족하는 x값

(식5)와 (식6)에서 m과 c를 각각 다음과 같이 두기로 하자.

- m : 암호화하기 전의 메시지(원문 또는 평문, plain text)

- c : 암호문(cipher text)

그러면, (식5)는 암호화 과정, (식6)은 복호화 과정으로 활용하여, 다음과 같이 원문 m에 대한 암호문 c와 암호문 c를 복호화한 m을 구할 수 있다.

RSA 알고리즘의 공개키 (n, e)로 생성된 암호문 c에 대하여, 개인키 (n, d)를 모르는 상황에서 복호화 하여 m을 알아내려면 다음의 과정을 거치게 될 것이다.

마지막 단계까지 가더라도, n이 큰 소수의 곱으로 이루어진 합성수라면, 인수분해 문제로 인해 소인수 분해를 효과적으로 계산할 수 없다. 따라서 현실적으로 n을 1024 bits이상 크기로 구성한다면, 복호화 키(key) 없이 p와 q의 값을 알아내어 암호문을 복호화하기가 현실적으로 불가능하다.